基于 FPGA 的 PLL 调试记录

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// Company: Ningbo University
// Engineer: Keruone
// Create Date: 2025/07/19
// Module Name: FIR_II_FILTER
// Description: FIR Filter with 500kHz sampling rate and signed data processing
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module FIR_II_FILTER (
  // Clock Interface
  input clk,                                      // 50MHz 系统时钟

  // Data Interface
  input signed [9:0] fir_signed_input,            // ADC 输入数据 (有符号)
  output reg signed [9:0] fir_signed_output,      // DAC 输出数据 (有符号)

  // Clock Output Interface
  output clk_adc,                                 // ADC 时钟输出 (500kHz)
  output clk_dac                                  // DAC 时钟输出 (500kHz)
);

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// Parameter Definitions
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  // Clock Divider Parameters
  parameter CLK_DIV_COUNT = 49;                   // 分频计数值 (50MHz/500kHz/2 - 1)
  parameter RESET_CYCLES  = 15;                   // 复位周期数

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// Internal Signal Declarations
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  // Reset Generation
  reg [3:0]  reset_counter;                       // 复位计数器
  reg        reset_n;                             // 内部复位信号

  // Clock Generation
  reg [6:0]  clk_div_counter;                     // 分频计数器 (0-49)
  reg        clk_500k;                            // 500kHz 时钟
  reg        clk_500k_prev;                       // 500kHz 时钟的前一状态
  wire       clk_500k_posedge;                    // 500kHz 时钟上升沿检测

  // Data Processing
  reg signed [9:0] adc_data_reg;                  // ADC 数据寄存器 (有符号)
  reg        adc_valid;                           // ADC 数据有效信号

  // FIR Filter Interface
  wire signed [9:0] fir_output;                   // FIR 有符号输出
  wire       fir_output_valid;                    // FIR 输出有效信号

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// Reset Generation Circuit
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  // 复位计数器初始化
  initial begin
      reset_counter = 4'd0;
  end

  // 内部复位信号生成器
  always @(posedge clk) begin
      if (reset_counter < RESET_CYCLES) begin
          reset_counter <= reset_counter + 1'b1;
          reset_n       <= 1'b0;
      end else begin
          reset_n <= 1'b1;
      end
  end

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// Clock Divider (50MHz -> 500kHz)
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  // 50MHz -> 500kHz 分频器
  always @(posedge clk or negedge reset_n) begin
      if (!reset_n) begin
          clk_div_counter <= 7'd0;
          clk_500k        <= 1'b0;
      end else begin
          if (clk_div_counter >= CLK_DIV_COUNT) begin
              clk_div_counter <= 7'd0;
              clk_500k        <= ~clk_500k;       // 翻转生成500kHz
          end else begin
              clk_div_counter <= clk_div_counter + 1'b1;
          end
      end
  end

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// Edge Detection for 500kHz Clock
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  // 500kHz 时钟上升沿检测
  always @(posedge clk or negedge reset_n) begin
      if (!reset_n) begin
          clk_500k_prev <= 1'b0;
      end else begin
          clk_500k_prev <= clk_500k;
      end
  end

  assign clk_500k_posedge = clk_500k & ~clk_500k_prev;

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// ADC Data Sampling
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  // ADC 数据采样 (直接使用有符号数据)
  always @(posedge clk or negedge reset_n) begin
      if (!reset_n) begin
          adc_data_reg <= 10'sd0;                 // 有符号零值
          adc_valid    <= 1'b0;
      end else begin
          if (clk_500k_posedge) begin
              adc_data_reg <= fir_signed_input;   // 采样有符号ADC数据
              adc_valid    <= 1'b1;               // 数据有效
          end else begin
              adc_valid <= 1'b0;                  // 其他时候数据无效
          end
      end
  end

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// FIR Filter Instantiation
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  // 实例化 FIR 滤波器 (直接使用有符号数据)
  FIR_FILTER fir_filter_inst (
      .clk                (clk),                  // 50MHz 时钟
      .reset_n            (reset_n),              // 复位信号
      .ast_sink_data      (adc_data_reg),         // 有符号输入数据
      .ast_sink_valid     (adc_valid),            // 数据有效信号
      .ast_sink_error     (2'b00),                // 无错误
      .ast_source_data    (fir_output),           // 有符号输出数据
      .ast_source_valid   (fir_output_valid),     // 输出有效信号
      .ast_source_error   ()                      // 错误信号（未使用）
  );

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// DAC Output Data Processing
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  // DAC 输出数据锁存 (直接使用有符号数据)
  always @(posedge clk or negedge reset_n) begin
      if (!reset_n) begin
          fir_signed_output <= 10'sd0;            // 复位时输出有符号零值
      end else begin
          if (fir_output_valid) begin
              fir_signed_output <= fir_output;     // 更新DAC输出
          end
      end
  end

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// Output Clock Assignment
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  // 输出时钟分配
  assign clk_adc = clk_500k;                      // ADC 时钟 500kHz
  assign clk_dac = clk_500k;                      // DAC 时钟 500kHz

endmodule

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// Company:     Ningbo University
// Engineer:    Friday
// Create Date: 2025/07/03
// Modified:    2025/07/19 - Added dual output with configurable phase difference
// 
// Module Name: DDS (Direct Digital Synthesis)
// Description: 双路输出DDS模块，支持独立相位控制
//              第一路用于反馈控制，第二路可设置相位差
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module DDS (
  // ========== 时钟和复位信号 ==========
  input  wire        clk,         // 系统时钟 (50MHz)
  input  wire        reset_n,     // 异步复位，低电平有效

  // ========== 输出信号 ==========
  output wire        dac_clk,     // DAC时钟输出 (与系统时钟同频)
  output wire [9:0]  sin_out,     // 第一路正弦波输出 (反馈信号)
  output wire [9:0]  sin_out2,    // 第二路正弦波输出 (可设相位差)

  // ========== 控制参数 ==========
  input  wire [31:0] Fword,       // 频率控制字
  input  wire [9:0]  Pword,       // 第一路相位控制字
  input  wire [9:0]  phase_diff   // 第二路相位差控制字
);

  //==========================================================================
  // 内部信号定义
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  // 相位累加器
  reg  [31:0] phase_accumulator;   // 32位相位累加器

  // ROM接口信号
  wire [9:0]  rom_addr1;           // 第一路ROM地址
  wire [9:0]  rom_addr2;           // 第二路ROM地址
  wire [9:0]  wave_data1;          // 第一路ROM输出数据
  wire [9:0]  wave_data2;          // 第二路ROM输出数据

  // 输出寄存器
  reg  [9:0]  sin_out_reg1;        // 第一路输出寄存器
  reg  [9:0]  sin_out_reg2;        // 第二路输出寄存器

  //==========================================================================
  // 输出信号连接
  //==========================================================================

  assign dac_clk  = clk;           // DAC时钟直接连接系统时钟
  assign sin_out  = sin_out_reg1;  // 第一路输出
  assign sin_out2 = sin_out_reg2;  // 第二路输出

  //==========================================================================
  // 相位累加器 - 实现频率控制
  //==========================================================================

  always @(posedge clk or negedge reset_n) begin
      if (!reset_n) begin
          phase_accumulator <= 32'h0000_0000;
      end
      else begin
          phase_accumulator <= phase_accumulator + Fword;
      end
  end

  //==========================================================================
  // ROM地址生成 - 实现相位控制
  //==========================================================================

  // 第一路：基准相位 = 累加器高10位 + 相位偏移
  assign rom_addr1 = phase_accumulator[31:22] + Pword;

  // 第二路：在第一路基础上增加相位差
  assign rom_addr2 = phase_accumulator[31:22] + Pword + phase_diff;

  //==========================================================================
  // 正弦波ROM实例化
  //==========================================================================

  // 第一路正弦波查找表
  rom u_sin_rom1 (
      .address ( rom_addr1  ),
      .clock   ( dac_clk    ),
      .q       ( wave_data1 )
  );

  // 第二路正弦波查找表
  rom u_sin_rom2 (
      .address ( rom_addr2  ),
      .clock   ( dac_clk    ),
      .q       ( wave_data2 )
  );

  //==========================================================================
  // 输出寄存器 - 时序对齐和流水线
  //==========================================================================

  always @(posedge dac_clk) begin
      sin_out_reg1 <= wave_data1;  // 第一路输出寄存
      sin_out_reg2 <= wave_data2;  // 第二路输出寄存
  end

endmodule

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// Company: Ningbo University
// Engineer: Keruone、Friday
// Create Date: 2025/07/19
// Module Name: PLL_MODULE
// Description: Phase-Locked Loop with dual DDS output and PID control
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module PLL_MODULE(
  // Clock and Reset
  input  logic        clk,
  input  logic        rst_n,

  // ADC Interface
  input  logic [9:0]  adc,
  output logic        clk_adc,

  // DAC Interface - Channel 1
  output logic [9:0]  dac_output,
  output logic        clk_dac,

  // DAC Interface - Channel 2  
  output logic [9:0]  dac2_output,
  output logic        clk_dac2,

  // DDS Output Phase Diff
  input logic   [31:0]  FREQ_CTRL_WORD,
  input logic   signed [9:0] PHASE_DIFF,

  // Control Interface
  input  logic        key2

);

//==============================================================================
// Parameter Definitions
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  // Clock Divider Parameters
  localparam int DIVIDER_COUNT = 99;              // 50MHz/250kHz = 200分频

  // PID Controller Parameters (Q16.16 format)
  // 对于一阶锁相环来说调整 kp 就够了， ki 和 kd 全部置零即可
  localparam signed [31:0] KP = 32'sd16384;       // 比例增益 (0.25 in Q16.16)
  localparam signed [31:0] KI = 32'sd0;           // 积分增益 (0.05 in Q16.16)  
  localparam signed [31:0] KD = 32'sd0;           // 微分增益 (0.025 in Q16.16)

  // DDS Parameters
//  localparam [31:0]           FREQ_CTRL_WORD = 32'd8589933;   // 固定频率控制字（例如：10kHz@50MHz）
//  localparam signed[9:0]      PHASE_DIFF      = -10'd50;          // 两路DDS输出相位差

//==============================================================================
// Internal Signal Declarations
//==============================================================================

  // DDS Signals
  logic [9:0]  nco_sin1;                          // DDS第一路输出（用于反馈）
  logic [9:0]  nco_sin2;                          // DDS第二路输出（实际输出）
  logic [9:0]  dds_sin_out;                       // 处理后的DDS输出信号
  logic [9:0]  dds_feedback;                      // 用于反馈的DDS信号

  // Signal Processing
  logic signed [9:0]  signed_adc;                 // 有符号ADC输入
  logic signed [9:0]  signed_dac;                 // 有符号DAC输出
  logic [19:0] mult_result1;                      // 乘法器结果
  logic signed [9:0]  mult_signed1;               // 截取后的乘法器输出
  logic signed [9:0]  signed_firout;              // FIR滤波器输出

  // Control Signals
  logic [31:0] freqCtlWord;                       // 32位频率控制字（固定值）
  logic signed [31:0] phaseCtlWord;               // 32位有符号相位控制字
  logic [9:0]  phaseCtlWord_10;                   // 10位相位控制字给DDS

  // PID Controller Variables
  logic signed [31:0] error_previous;             // 前一次误差
  logic signed [63:0] integral_sum;               // 积分累加（扩展位宽防止溢出）
  logic signed [63:0] p_term;                     // P项计算结果
  logic signed [63:0] i_term;                     // I项计算结果  
  logic signed [63:0] d_term;                     // D项计算结果
  logic signed [31:0] error_diff;                 // 误差差值
  logic signed [31:0] signed_firout_32;           // 扩展的误差信号

  // Clock Generation
  logic [7:0]  clk_divider_cnt;                   // 时钟分频计数器
  logic        clk_250khz;                        // 250kHz时钟
  logic        clk_250khz_posedge;                // 250kHz时钟上升沿
  logic        clk_250khz_prev;                   // 250kHz时钟前一状态

//==============================================================================
// Clock Divider (250kHz Generation)
//==============================================================================

  // 250kHz时钟分频器
  always_ff @(posedge clk or negedge rst_n) begin
      if (!rst_n) begin
          clk_divider_cnt <= 8'd0;
          clk_250khz      <= 1'b0;
      end else begin
          if (clk_divider_cnt >= DIVIDER_COUNT) begin
              clk_divider_cnt <= 8'd0;
              clk_250khz      <= ~clk_250khz;
          end else begin
              clk_divider_cnt <= clk_divider_cnt + 1'b1;
          end
      end
  end

  // 250kHz时钟上升沿检测
  always_ff @(posedge clk or negedge rst_n) begin
      if (!rst_n) begin
          clk_250khz_prev <= 1'b0;
      end else begin
          clk_250khz_prev <= clk_250khz;
      end
  end

  assign clk_250khz_posedge = clk_250khz & ~clk_250khz_prev;

//==============================================================================
// Control Word Generation
//==============================================================================

  // 固定频率控制字
  assign freqCtlWord = FREQ_CTRL_WORD;

  // 取相位控制字的高10位给DDS（限制在0-1023范围内）
  assign phaseCtlWord_10 = phaseCtlWord[19:10];

  // 将10位误差信号扩展到32位进行计算
  assign signed_firout_32 = {{22{signed_firout[9]}}, signed_firout};
  assign error_diff       = signed_firout_32 - error_previous;

//==============================================================================
// PID Controller (250kHz Update Rate)
//==============================================================================

  always_ff @(posedge clk or negedge rst_n) begin
      if (!rst_n) begin
          phaseCtlWord   <= 32'sd0;               // 初始相位控制字为0
          error_previous <= 32'sd0;
          integral_sum   <= 64'sd0;
      end else if (clk_250khz_posedge) begin      // 仅在250kHz上升沿更新
          // 定点数PID计算 (Q16.16格式)

          // P项：kp * error
          p_term <= (KP * signed_firout_32) >>> 16;

          // I项：累加误差并乘以ki
          integral_sum <= integral_sum + signed_firout_32;
          i_term       <= (KI * integral_sum[31:0]) >>> 16;  // 取积分和的低32位

          // D项：kd * (error - error_previous)
          d_term <= (KD * error_diff) >>> 16;

          // 更新相位控制字
          phaseCtlWord <= phaseCtlWord + p_term[31:0] + i_term[31:0] + d_term[31:0];

          // 保存当前误差用于下次D项计算
          error_previous <= signed_firout_32;
      end
  end

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// Signal Processing Chain
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  // 乘法器实例化
  mult mult1 (
      .clock  (clk),
      .dataa  (signed_adc),
      .datab  (dds_feedback),
      .result (mult_result1)
  );

  // FIR滤波器实例化
  FIR_II_FILTER fir_inst1 (
      .clk               (clk),
      .fir_signed_input  (mult_signed1),
      .clk_adc           (clk_adc),
      .fir_signed_output (signed_firout),
      .clk_dac           ()                       // 未使用，避免阶跃变化
  );
  /*  Do not use `clk_dac`. 
      If this CLK is used to drive the dac, 
      the output signal will exhibit a significant step-like variation. 
      Unless you are using it for debugging the FIR effect.
  */

  // DDS模块实例化
  DDS u2 (
      .clk        (clk),
      .reset_n    (rst_n),
      .dac_clk    (clk_dac),                      // 驱动DAC实际使用这里输出的DAC时钟
      .sin_out    (nco_sin1),                     // 用于反馈的信号
      .sin_out2   (nco_sin2),                     // 实际输出信号
      .Fword      (freqCtlWord),                  // 固定频率控制字
      .Pword      (phaseCtlWord_10),              // 相位控制字（10位）
      .phase_diff (PHASE_DIFF)                    // 两路输出相位差
  );

//==============================================================================
// Output Signal Processing
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  // ADC输入信号处理：无符号转有符号
  assign signed_adc = adc - 10'sd512;            // 输入无符号转有符号 (Necessary)

  // DAC时钟分配
  assign clk_dac2 = clk_dac;                     // 使用DDS输出的DAC时钟来驱动 (Necessary)

  // DAC1输出信号选择
  assign signed_dac  = key2 ? dds_sin_out : mult_signed1;
  assign dac_output  = signed_dac + 10'sd512;    // 有符号转无符号输出 (Optional)

  // DAC2输出信号
  assign dac2_output = signed_firout + 10'sd512; // 直接输出滤波器输出 (Optional)

  // 乘法器输出截取
  assign mult_signed1 = mult_result1[19:10];     // 用于FIR滤波 (Necessary)

  // DDS输出信号处理
  assign dds_feedback = nco_sin1 - 10'd512;      // 用于乘法器反馈 (Necessary)
  assign dds_sin_out  = nco_sin2 - 10'd512;      // 实际输出信号

endmodule

//==============================================================================
// End of Module
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// Company: Ningbo University  
// Engineer: Keurone、Friday
// Create Date: 2025/07/19
// Module Name: PLL (Top Level Wrapper)
// Description: Top-level wrapper for PLL_MODULE to maintain pin compatibility
//
// 特别鸣谢：徐浩俊、金垄晟
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module PLL (
  // ========== 原始接口保持不变 ==========
  // 时钟和复位
  input  wire        clk,
  input  wire        rst_n,

  // ADC接口
  input  wire [9:0]  adc,
  output wire        clk_adc,

  // DAC接口 - 通道1
  output wire [9:0]  dac_output,
  output wire        clk_dac,

  // DAC接口 - 通道2
  output wire [9:0]  dac2_output,
  output wire        clk_dac2,

  // 控制接口
  input  wire        key2
);

  //==========================================================================
  // DDS控制常量定义
  //==========================================================================

  // 频率控制字常量（10kHz@50MHz）
  localparam [31:0] FREQ_CTRL_WORD_CONST = 32'd8589933;

  // 相位差控制常量
  localparam signed [9:0] PHASE_DIFF_CONST = -10'sd50;

  //==========================================================================
  // PLL核心模块实例化
  //==========================================================================

  PLL_MODULE u_pll_core (
      // 时钟和复位
      .clk            ( clk                    ),
      .rst_n          ( rst_n                  ),

      // ADC接口
      .adc            ( adc                    ),
      .clk_adc        ( clk_adc                ),

      // DAC接口 - 通道1
      .dac_output     ( dac_output             ),
      .clk_dac        ( clk_dac                ),

      // DAC接口 - 通道2
      .dac2_output    ( dac2_output            ),
      .clk_dac2       ( clk_dac2               ),

      // DDS控制接口（使用常量）
      .PHASE_DIFF     ( PHASE_DIFF_CONST       ),
      .FREQ_CTRL_WORD ( FREQ_CTRL_WORD_CONST   ),

      // 控制接口
      .key2           ( key2                   )
  );

endmodule